世界最小晶体管！三星首次实现逻辑半导体垂直堆叠

很多朋友不知道【世界最小晶体管！三星首次实现逻辑半导体垂直堆叠】，今天小绿就为大家解答一下。

　　通过该技术，研究团队实现了42纳米的栅极间距，低于业界现有的48纳米最小值。此外，团队还应用了直接连接上下晶体管的新结构，进一步提高了集成度。权旭贤表示，42纳米是业界迄今为止实现的最小晶体管尺寸，他们也是全球首次实现直接连接上下晶体管的结构。

版权所有，未经许可不得转载

　　基于这项研究，三星电子计划继续开展实际产品应用的相关后续研究。权旭贤将这项研究比作制作砖块的阶段，未来他们将像用砖块建造房屋一样，持续推进商业化研究。

　　现有逻辑半导体通过在平面并排放置晶体管来提高集成度。然而，随着器件间距缩小，防止电干扰变得困难，小型化面临极限。业界正关注通过上下堆叠半导体来提升性能的新一代结构。三星电子半导体研发中心TL郑永彩解释，当晶体管间距缩小，绝缘体变薄，低于一定水平绝缘效果会消失。如果器件垂直升起，水平限制将消失，这就像密集的单户住宅区演变成多层综合建筑一样。

　　三星电子半导体研发中心权旭贤表示，回顾多位资深研究人员的开发历程，他们通过垂直堆叠结构突破了面积限制，NAND闪存中的V-NAND和DRAM中的HBM是典型代表，这一发展趋势已自然延续到逻辑半导体。

　　此次研究的意义在于将此前应用于存储半导体的垂直堆叠概念扩展至逻辑半导体。在NAND闪存领域，三星电子通过V-NAND技术突破了存储容量限制；在DRAM领域，其通过堆叠多颗芯片的HBM技术，在人工智能时代引领核心内存市场。

　　研究人员预计，该技术将有助于增强人工智能和高性能计算领域的半导体竞争力。三星电子半导体研发中心首席研究员黄东勋表示，通过应用垂直堆叠结构，可以在相同面积内放入更多晶体管，这适合实现AI时代客户对更小面积、更低功耗和更高性能的需求。

三星集团

　　【CNMO科技消息】6月17日，三星电子宣布，其半导体研发中心的研究人员在全球首次实现了栅极间距为42纳米的3D堆叠晶体管结构。这项研究成果近期被选为在日本京都举行的2026年VLSI研讨会最佳论文。

以上问题已经回答了。如果你想了解更多，请关新经网网站 (https://www.xinhuatone.com/)